Quartus Verilog HDL/FPGA 声音的方波调制超声波PWM载波实现控制无源蜂鸣器频率与音量

HDL

PWM载波:必须是超声波，占空比越高，音量越高。
蜂鸣器方波:低电平无载波，高电平有载波，不加载波没有控制音量的功能。
1Khz 蜂鸣器方波:500us低电平+500us高电平。

1. `define fosc 50000000                        //晶振频率
   
2. 
   
3. module beep(                                //无源蜂鸣器频率音量发生器模块 (几个蜂鸣器就调用几个)
   
4.         input clk,                                //时钟输入
   
5.         input [14:0] hz,                //频率 0~32767Hz (0静音)
   
6.         input [7:0] volum,        //音量 0~255 (0静音 255最大)
   
7.         output out                                //无源蜂鸣器 (高电平触发,静音输出低电平)
   
8. );
   
9. 
   
10. reg beep;
    
11. reg [7:0] j;
    
12. assign out = beep & (j < volum);
    
13. integer i = 0;
    
14. always @(posedge clk) begin
    
15.         if(hz != 0 && volum != 0) begin
    
16.                 i = i + 1;
    
17.                 if(i >= `fosc/hz/2) begin
    
18.                         i = 0;
    
19.                         beep <= !beep;
    
20.                 end
    
21.         end else begin
    
22.                         i = 0;
    
23.                         beep <= 0;
    
24.         end
    
25.         j = j + 1'b1;
    
26.         if(&j) begin
    
27.                 j = 0;
    
28.         end
    
29. end
    
30. endmodule
    
31. 
    
32. module main(
    
33.         input clk,                //Pin17 50Mhz
    
34.         output beep                //Pin40 无源蜂鸣器(高电平触发)
    
35. );
    
36. 
    
37. beep U1(                                //模块实例化
    
38.         .clk(clk),
    
39.         .hz(15'd1000),                //频率
    
40.         .volum(8'd1),                //音量
    
41.         .out(beep)
    
42. );
    
43. 
    
44. endmodule

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