Quartus Verilog HDL/FPGA 实现 74HC40/74LS40/74S40/74AS40/7440 二组四输入端与非门

HDL

1. module hc40(                //二组四输入端与非门 GND:Pin7 VCC:Pin14 空引脚:Pin11,Pin3
   
2.         input inA1,                //A组输入1 Pin1 (与CD4012管脚排列不同)
   
3.         input inA2,                //A组输入2 Pin2
   
4.         input inA3,                //A组输入3 Pin4
   
5.         input inA4,                //A组输入4 Pin5
   
6.         output outA,        //A组输出 Pin6
   
7.         input inB1,                //B组输入1 Pin9
   
8.         input inB2,                //B组输入2 Pin10
   
9.         input inB3,                //B组输入3 Pin12
   
10.         input inB4,                //B组输入4 Pin13
    
11.         output outB                //B组输出 Pin8
    
12. );
    
13. 
    
14. assign {outA,outB} = ~{
    
15.         &{inA1,inA2,inA3,inA4},
    
16.         &{inB1,inB2,inB3,inB4}
    
17. };
    
18. 
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,                        //板载时钟
    
23.         output reg led                        //LED (低电平,计算正确)点亮
    
24. );
    
25. wire outA,outB;
    
26. hc40 U1(
    
27.         .inA1(1'b1),
    
28.         .inA2(1'b1),
    
29.         .inA3(1'b1),
    
30.         .inA4(1'b1),
    
31.         .outA(outA),
    
32.         .inB1(1'b1),
    
33.         .inB2(1'b1),
    
34.         .inB3(1'b1),
    
35.         .inB4(1'b1),
    
36.         .outB(outB)
    
37. );
    
38. 
    
39. always @(posedge clk) begin
    
40.         if({outA,outB} == 2'b00) begin
    
41.                 led <= 1'b0;
    
42.         end else begin
    
43.                 led <= 1'b1;
    
44.         end
    
45. end
    
46. endmodule
    

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