Quartus Verilog HDL/FPGA 实现 8位1字节Ascii码大小写字母转换模块 (带时钟边沿锁存)

HDL

1. module ascii_case_change(                //大小写字母转换模块 (组合逻辑)
   
2.         input [7:0] in,                                //字母Ascii码输入
   
3.         input sel,                                                //1:小写到大写 0:大写到小写
   
4.         output reg [7:0] out                        //字母Ascii码输出
   
5. );
   
6. 
   
7. always @(*) begin
   
8.         out = in;
   
9.         if(sel) begin
   
10.                 if(out >= 8'd97 && out <= 8'd122) begin
    
11.                         out = out - 8'd32;
    
12.                 end
    
13.         end else begin
    
14.                 if(out >= 8'd65 && out <= 8'd90) begin
    
15.                         out = out + 8'd32;
    
16.                 end
    
17.         end
    
18. end
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,                                //下降沿锁存输入,上升沿锁存输出
    
23.         //CLK下降沿之前改变输入:
    
24.         input sel,                                //1:小写到大写 0:大写到小写
    
25.         input [7:0] in,                //8位宽字母Ascii码输入
    
26.         //CLK上升沿之后读取输出:
    
27.         output reg [7:0] out        //8位宽字母Ascii码输出 (寄存器)
    
28. );
    
29. 
    
30. initial out = 8'b0;
    
31. 
    
32. reg [7:0] rascii;                //字母Ascii码输入寄存器
    
33. wire [7:0] wascii;        //字母大小写转换结果线网
    
34. reg rsel;                                //字母大小写方向寄存器
    
35. 
    
36. ascii_case_change ascii_case_change(                //模块实例化
    
37.         .in(rascii),
    
38.         .sel(rsel),
    
39.         .out(wascii)
    
40. );
    
41. 
    
42. always @(negedge clk) begin
    
43.         rascii <= in;
    
44.         rsel <= sel;
    
45. end
    
46. 
    
47. always @(posedge clk) begin
    
48.         out <= wascii;
    
49. end
    
50. 
    
51. endmodule
    

复制代码