Quartus Verilog HDL/FPGA 实现 超声波扫频信号发生器 20000Hz~100000Hz 改进版

HDL

此程序没有除法运算，与 /thread-3964-1-1.html 使用的算法不同。
上电后从20KHz开始扫频，加到100Khz再减回去，以此类推。

1. module clk_div5(                        //时钟5分频模块
   
2.         input in,
   
3.         output reg out
   
4. );
   
5. reg Q = 1'b0;
   
6. wire x2 = Q ^ in;
   
7. reg [2:0] i = 1'b0;
   
8. always @(posedge x2) begin
   
9.         Q <= !Q;
   
10.         i = i + 1'b1;
    
11.         if(i >= 5) begin
    
12.                 i = 1'b0;
    
13.                 out = !out;
    
14.         end
    
15. end
    
16. endmodule
    
17. 
    
18. module clk_div(                        //时钟分频模块 输出频率=输入频率/分频因子/2
    
19.         input clk,                                //时钟输入
    
20.         input [7:0] div,                //分频因子
    
21.         output reg out                        //分频输出
    
22. );
    
23. 
    
24. reg [7:0] i;
    
25. initial begin
    
26.         i = 1'b0;
    
27.         out = 1'b1;
    
28. end
    
29. 
    
30. always @(posedge clk) begin
    
31.         i = i + 1'b1;
    
32.         if(i >= div) begin
    
33.                 i = 0;
    
34.                 out <= !out;
    
35.         end
    
36. end
    
37. endmodule
    
38. 
    
39. 
    
40. module main(
    
41.         input clk,                        //50Mhz 板载时钟输入 Pin17
    
42.         output out                        //扫频信号输出 20Khz~100Khz Pin40
    
43. );
    
44. 
    
45. wire clk_10Mhz;
    
46. clk_div5 clk_div5(       
    
47.         .in(clk),                        //50Mhz输入
    
48.         .out(clk_10Mhz)        //10Mhz输出
    
49. );
    
50. 
    
51. reg [7:0] div;                //分频因子 (值越小频率越高)
    
52. reg ab;                                //1:因子增加(频率减小) 0:因子减小(频率增加)
    
53. initial begin
    
54.         ab = 1'b0;
    
55.         div = 8'd250;        // 10000000/250/2=20000Hz
    
56. end
    
57. 
    
58. clk_div clk_div(
    
59.         .clk(clk_10Mhz),
    
60.         .div(div),
    
61.         .out(out)
    
62. );
    
63. 
    
64. reg [19:0] z;                //扫频频率步进分频寄存器
    
65. always @(posedge clk_10Mhz) begin
    
66.         z <= z + 1;
    
67. end
    
68. 
    
69. always @(posedge z[19]) begin
    
70.         div = ab ? (div + 1'b1) : (div - 1'b1);
    
71.         if(div == 50 || div == 250) begin
    
72.                 ab <= !ab;
    
73.         end
    
74. end
    
75. endmodule
    

复制代码