Quartus Verilog HDL/FPGA 实现红蓝双色LED高亮爆闪系列警灯/警示灯/报警灯/警报灯

HDL

1. module main(
   
2.         input clk,                        //50Mhz时钟输入 Pin17
   
3.         output led_red,        //红色LED(低电平点亮) Pin7
   
4.         output led_blue        //蓝色LED(低电平点亮) Pin9
   
5. );
   
6. 
   
7. 
   
8. //50Mhz分频64Hz
   
9. reg clkB;               
   
10. reg [18:0] i;
    
11. always @(posedge clk) begin        //50MHz时钟上升沿       
    
12.         i = i + 19'd1;
    
13.         if(i >= 19'd390625) begin
    
14.                 i = 19'd0;
    
15.                 clkB <= !clkB;
    
16.         end
    
17. end
    
18. 
    
19. reg [6:0] j;
    
20. always @(posedge clkB) begin        //64Hz时钟上升沿
    
21.         j <= j + 7'd1;
    
22. end
    
23. 
    
24. assign led_red = j[6] ? j[2] : 1'd1;
    
25. assign led_blue = j[6] ? 1'd1 : j[2];
    
26. 
    
27. endmodule
    

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