Quartus Verilog HDL/FPGA 调用状态机时钟延时模块的实例化 实现输出1HZ信号与LED闪烁

HDL

1. module delay_clk(                        //状态机时钟延时模块
   
2.         input clk,                                //时钟输入
   
3.         input [31:0] delay,        //延时时钟数 1Mhz延时1us 50Mhz延时20ns 以此类推
   
4.         input start,                        //上升沿 开始执行延时
   
5.         output reg stop                //延时结束 发出上升沿 并将start拉低
   
6. );
   
7. reg [31:0] timer = 32'd0;
   
8. reg [1:0] state = 2'd0;
   
9. initial stop = 1'b0;
   
10. always @(posedge clk) begin
    
11.         case(state)
    
12.                 2'd0:begin                        //状态0
    
13.                         stop <= 1'b0;
    
14.                         if(start) begin
    
15.                                 timer <= delay;
    
16.                                 state <= 2'd1;
    
17.                         end else begin
    
18.                                 state <= 2'd0;
    
19.                         end
    
20.                 end
    
21.                        
    
22.                 2'd1:begin                        //状态1
    
23.                         if(|timer) begin
    
24.                                 timer = timer - 32'd1;
    
25.                                 state <= 2'd1;
    
26.                         end else begin
    
27.                                 state <= 2'd2;
    
28.                         end
    
29.                 end
    
30.                        
    
31.                 2'd2:begin                        //状态2
    
32.                         stop <= 1'b1;
    
33.                         state <= start ? 2'd2 : 2'd0;
    
34.                 end
    
35.                        
    
36.                 default:begin                //其他状态
    
37.                         state <= 2'd0;
    
38.                 end
    
39.         endcase
    
40. end
    
41. endmodule
    
42. 
    
43. 
    
44. module main(
    
45.         input clk,                                //50Mhz Pin17
    
46.         output reg led                        //LED(低电平点亮) Pin3
    
47. );
    
48. reg start = 1'b0;
    
49. wire stop;
    
50. reg [31:0] delay;
    
51. 
    
52. delay_clk delay_clk(
    
53.         .clk(clk),
    
54.         .delay(delay),
    
55.         .start(start),
    
56.         .stop(stop)
    
57. );
    
58. 
    
59. reg [1:0] state = 2'd0;
    
60. always @(posedge clk) begin
    
61.         case(state)
    
62.                 2'd0:begin                        //状态0
    
63.                         delay <= 25000000;
    
64.                         state <= 3'd1;
    
65.                 end
    
66.                
    
67.                 2'd1:begin                        //状态1
    
68.                         start <= 1'b1;
    
69.                         state <= 3'd2;
    
70.                 end
    
71.                        
    
72.                 2'd2:begin                        //状态2
    
73.                         state <= stop ? 3'd3 : 3'd2;
    
74.                 end
    
75.                
    
76.                 2'd3:begin                        //状态3
    
77.                         start <= 1'b0;
    
78.                         led <= !led;
    
79.                         state <= 3'd0;
    
80.                 end
    
81.         endcase
    
82. end
    
83. 
    
84. endmodule
    

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